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1.zip
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附件1.zip是我的所有代码。 ===分割线=== 这里我描述一下我遇到问题的过程。 我的思路是,现在Quartus里面处理mif文件,生成 .v 文件。 根据 FPGA笔记(九)-实现ROM步骤 文章的内容,编写如下mif文件内容。 Data.mif
生成如下文件 Task1.v 是顶层模块。[代码内容见1.zip] Task1_sim.v 是仿真文件。[代码内容见1.zip] 仿真的思路是,clk 每一个单位时间取一次反,address 每5个单位时间取一次+1. 这样的话,ROM每一地址的数据就会被取出来。 但是最终仿真的结果是这样的 |
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2个回答
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文中两个文章的地址
modelsim仿真fifo和rom时候,输出出现高阻 https://blog.csdn.net/zd_2010/article/details/41864167 FPGA笔记(九)-实现ROM步骤 https://blog.csdn.net/Struggle_For_M/article/details/51883916 |
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问题解决了,用Quartus调用Modelsim即可
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