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verilog是图形化需要方便编程，vhdl是代码编程
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verilog语法类似C语言，VHDL语言更严谨，语法不像C语言那样。
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如果着重于集成电路的设计，则只需Verilog HDL就可以了，若要进行大规模系统设计，则就学习VHDL。
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区别不大，verilog更加灵活，VHDL更严谨，多人开发大型项目更规范
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VHDL是美国军方组织开发的，而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来。
与VHDL相比，Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段时间的实际操作，可在二～三个月内掌握这种设计技术。 而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础。 |
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其实在使用FPGA亓，两处都是可以的，不同的只是一些语法 的不同，功能与效果上一样的，就看个人喜好了
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2019-3-29 12:51:05
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只有小组成员才能发言，加入小组>>
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移植了freeRTOS到STMf103之后显示没有定义的原因？
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