读取寄存器时会在几秒到一分钟内出现一点误差

大家好
我的设计采用Xilinx Spartan 3E 1600芯片。
它有一个计数器和一个寄存器，可以偶尔对计数器的值进行采样。
整个系统以37.5Mhz的速率运行。
但是当我们读取寄存器时，它会在几秒到一分钟内出现一点误差。
例如，我们希望寄存器读取6,7,8,9等。它将读取6,7,6,8,9。或者当我们期望A，B，C，D，E时，它将读取A，
B，F，C，D，E。有问题的位从内置更改为内置。
我们将时钟限制在37.5Mhz，并且地点和路线没有时间问题。
代码如下所示：
总是@（posedge clk或negedge resetL）开始if（~resetL）

capturedPosition 以下为原文

Hi All

I have a design in a Xilinx Spartan 3E 1600 chip.  And it has a counter that keeps counting and a register that samples the value of the counter once in a while.  The entire system runs at 37.5Mhz rate.  But when we read the register it will have a bit error once in a few seconds to a minute.  For example, we expect the register to read 6, 7, 8, 9 etc.  It will read 6, 7, 6, 8, 9.  Or when we expect A, B, C, D, E, it will read A, B, F, C, D, E.  The bit that has problem changes from built to built.  We have constrained the clock to 37.5Mhz and there is no timing issues from the place and route.  The code looks like the following:

always @ (posedge clk or negedge resetL)
begin
    if ( ~resetL )
        capturedPosition    <= 16'h0000;
    else if (convstFlag == 1'b1)
        capturedPosition <= counter;
    else
        capturedPosition <= capturedPosition;
end

always @ (posedge clk or negedge resetL)
begin
    if (~resetL)
        counter    <= 16'h0000;
    else begin
        case (nxtEncoderState)
            STATE0    :
                case (encoder)
                    2'b01    : counter    <= counter + 1'b1;
                    2'b10    : counter    <= counter - 1'b1;
                    default : counter    <= counter;
                endcase
            STATE1    :
                case (encoder)
                    2'b11    : counter    <= counter + 1'b1;
                    2'b00    : counter    <= counter - 1'b1;
                    default : counter    <= counter;
                endcase
            STATE2    :
                case (encoder)
                    2'b00    : counter    <= counter + 1'b1;
                    2'b11    : counter    <= counter - 1'b1;
                    default    : counter    <= counter;
                endcase
            STATE3    :
                case (encoder)
                    2'b10    : counter    <= counter + 1'b1;
                    2'b01    : counter    <= counter - 1'b1;
                    default    : counter    <= counter;
                endcase
            default    : counter    <= counter;
        endcase
    end
end


If anyone has any ideas please drop me a hint.  Thanks very much for your time.