完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我有一个当前的设计，我想保持其确切的路由。
当我为此设计添加更多电路时，它会改变原始设计的布线，即使新电路不影响原始设计。 当我使用UCF约束将原始设计约束到更新的设计时，许多网络都会被更改，并且设计将不会映射。 我该如何解决这个问题？ 以上来自于谷歌翻译 以下为原文 I have a current design that I want to keep its exact routing. When I add more circuits to this design, it changes the routing of the original design, even though the new circuitry does not effect the original design. when I use UCF constraints to constrain the original design to the updated design, many nets are changed and the design will not map. How would I go about this problem? 
0
|
|
相关推荐
6个回答
|
|
|
R，
你为什么在乎？ 你想解决什么问题？ Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 r, Why do you care? What problem are you trying to solve? Austin Lesea Principal Engineer Xilinx San Jose |
|
|
|
|
|
听起来，合成中的设计不再与导致错误的UCF约束相匹配。
您可以通过在RTL中应用约束来解决这个问题，以便生成的名称不再重要。 如果您告诉我们您使用的约束以及您看到的错误，我可以给出更具体的答案。 我还想知道你用这种方法试图解决什么问题。 以上来自于谷歌翻译 以下为原文 It sounds like the design coming out of synthesis no longer matches the UCF constraints leading to errors. You can get around this by applying the constraints in the RTL so that the resulting names no longer matter. I could give a more specific answer if you told us what constraints you are using and what errors you are seeing. I would also like to know what problem you are trying to solve with this approach. |
|
|
|
|
|
如果您不想打扰设计的初始部分，为什么不考虑对设计进行分区。
有关更多详细信息，请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/Hierarchical_Design_Methodology_Guide.pdf。 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 以上来自于谷歌翻译 以下为原文 If you don't want to disturb the initial part of the design, why don't you consider partitioning the design. Refer to http://www.xilinx.com/support/documentation/sw_manuals/xilinx13_1/Hierarchical_Design_Methodology_Guide.pdf for more details. ----------------------------------------------------------------------------------------------- Please mark the post as "Accept as solution" if the information provided answers your query/resolves your issue. Give Kudos to a post which you think is helpful. |
|
|
|
|
|
我正在使用具有65ps窗口的状态机的相位检测器，需要专用路由
以上来自于谷歌翻译 以下为原文 I'm using a phase detector with state machine with a 65ps windows that needs dedicated routing |
|
|
|
|
|
bwade，
这正是我所寻找的。 谢谢 以上来自于谷歌翻译 以下为原文 bwade, that is just what I was looking for. Thanks |
|
|
|
|
|
smarell，
这份文件非常适合大型项目。 谢谢 以上来自于谷歌翻译 以下为原文 smarell, This document will be great for bigger projects. Thanks |
|
|
|
|
只有小组成员才能发言，加入小组>>
2163 浏览 7 评论
2605 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2078 浏览 9 评论
3149 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2193 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
423浏览 1评论
1523浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功，测量TDO无信号输出
2177浏览 0评论
508浏览 0评论
1638浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
752
评论
淘帖
1655
