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嗨,
我面临一个错误,我根本无法解决。 我正在使用带有MicroBlaze处理器的XPS 12.3和一个用户核心(ff_0),我想以不同于系统的频率运行它。 我尝试了时钟向导,一切运作良好,直到现在: 突然,我收到以下错误消息: “请确保以下组件的核心特定逻辑与系统时钟同步:proc_sys_reset_0,ff_0” ff_0是我的IP,我正在使用一个特定的时钟,我想改变它。 其他时钟被称为:microblaze_0用于处理器, proc_sys_reset_0的slowest_sync_clk, 和my_clk为ff_0。 对于MicroBlaze,proc_sys_reset_0和ff_0,即使使用100MHz也会发生此错误。 如果删除了ff_0,则仍会发生此错误,使用proc_sys_reset_0。 任何人都可以给我一个提示,出了什么问题? 为什么这些组件不与系统时钟同步? 我在哪里可以搜索解决方案? 非常感谢你提前! LG,achttausendmark 以上来自于谷歌翻译 以下为原文 Hi, I'm facing an error, which I can't solve at all. I'm using XPS 12.3 with MicroBlaze Processor and one user core (ff_0), which I want to run with a different frequency than the system. I tried the clock wizard and everything worked well until now: Suddenly I am getting the following error message: "Please make sure the core specific logic for the following components is in sync with the system clocking: proc_sys_reset_0, ff_0" ff_0 is my IP and I'm using a specific clock for it, which I wanted to change. The other clocks are called: microblaze_0 for the processor, slowest_sync_clk for proc_sys_reset_0, and my_clk for ff_0. This error occurs even with 100MHz for MicroBlaze, proc_sys_reset_0 and ff_0. If ff_0 is deleted, this error still occurs, with proc_sys_reset_0. Can anyone give me a hint, what went wrong? Why aren't these components in sync with the system clocking? Where do I have to search for the solution? Thank you very much in advance! LG, achttausendmark |
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2个回答
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当我尝试生成比特流时,我在控制台中收到以下错误:
错误:ConstraintSystem:59 - 约束sys_clk_pin;> [system.ucf(5)]:找不到NET“fpga_0_clk_1_sys_clk_pin”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 错误:ConstraintSystem:59 - 约束|> [system.ucf(7)]:找不到NET“fpga_0_clk_1_sys_clk_pin”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定的对象在约束源文件中拼写正确。 错误:ConstraintSystem:59 - 约束[system.ucf(7)]:找不到NET“fpga_0_clk_1_sys_clk_pin”。 请验证:1。指定的设计元素实际存在于原始设计中。 2.指定对象在约束源文件中拼写正确.ERROR:Xflow - 程序ngdbuild返回错误代码2.中止流程执行... 我之前从未遇到过这个错误...... 有人可以帮忙吗? 以上来自于谷歌翻译 以下为原文 When I try to generate the Bitstream, I get the following error in the console: ERROR:ConstraintSystem:59 - Constraint Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:ConstraintSystem:59 - Constraint NET "fpga_0_clk_1_sys_clk_pin" not found. Please verify that: 1. The specified design element actually exists in the original design. 2. The specified object is spelled correctly in the constraint source file. ERROR:Xflow - Program ngdbuild returned error code 2. Aborting flow execution... I never got that error before... Can anyone help? |
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发生此类错误是因为指定的网络与综合网表中的名称不匹配。
请确保时钟向导“fpga_0_clk_1_sys_clk_pin”的输入时钟是外部的。 -------------------------------------------------- -----------------------不要忘记回答,kudo,并接受为解决方案.------------- -------------------------------------------------- ---------- 以上来自于谷歌翻译 以下为原文 This kind of error occurs because the specified net doesn't match the name in synthesized netlist. Please make sure the input clock of clock wizard "fpga_0_clk_1_sys_clk_pin" is made external. ------------------------------------------------------------------------- Don't forget to reply, kudo, and accept as solution. ------------------------------------------------------------------------- |
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只有小组成员才能发言,加入小组>>
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