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我正在尝试合成混合的VHDL / Verilog设计但是当XST进入高级HDL综合部分时,它会为每个verilog模块获得以下错误:
错误:NgdBuild:256 - 网表规范“/Output_Mux/.ngo”中没有给出基本名称。 这意味着什么,我该怎么做才能纠正事情? 以上来自于谷歌翻译 以下为原文 I am trying to synthesize a mixed VHDL/Verilog design but when XST gets to the Advanced HDL Synthesis section it gets the following error for every verilog module: ERROR:NgdBuild:256 - No base name given in netlist specification "/Output_Mux/.ngo". What does this mean and what do I do to correct things? |
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