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嗨,
我正在用ISE 11.2(在Linux上为64位)实现VHDL代码,并且被这个错误(在映射阶段)停止 LIT:80 - 不支持cond有效负载电流(尚未)! ISE没有指出这种情况发生的地方。 我在任何搜索引擎中都找不到对该消息的任何引用。 有没有人在此之前发现并知道这意味着什么以及发生这种情况的条件? 谢谢 阮 以上来自于谷歌翻译 以下为原文 Hi, I'm doing implementation of VHDL code with ISE 11.2 (64 bit on linux), and get stopped by this error (at mapping stage) LIT:80 - cond valid-load current not supported (yet)! ISE doesn't pin point where this happen. I can't find any reference to that message in any search engine. Does anyone see that before and happend to know what does this means and the condition for that happening ? Thanks Nguyen |
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1个回答
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在这里,我遇到了与Xilinx 11.2相同的错误,并使用synplify premiere 2009.06完成了合成
有什么线索吗? 谢谢 以上来自于谷歌翻译 以下为原文 Here I get the same error with Xilinx 11.2 and having done the synthesis with synplify premiere 2009.06 Any clues on that? Thanks |
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