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我收到了原理图中的工作设计,并将其翻译成了verilog行为模型。
原设计成功实施。 我使用相同的.ucf文件,但新设计出错。 错误:位置:207 - 由于SelectiO银行业务限制,您的设计中的IOB无法自动放置。 346信号未完全路由。警告:参数:100 - 设计未完全路由。 我使用FPGA编辑器查看所有未布线的网络。 其中许多名字为N#的人都不是我定义的。 我不知道它们是什么,并且有太多的网络需要手动路由。 我怎么解决这个问题? 我的ISE版本是8.1.03i。 目标设备是Spartan3 XC3S50。 谢谢。 消息由yangf3于02-04-2009 06:18 AM编辑 以上来自于谷歌翻译 以下为原文 I received a working design in schematics, and I translated it into verilog behavior models. The original design was implemented sucessfully. I used the same .ucf file but got an error with the new design. ERROR:Place:207 - Due to SelectIO banking constraints, the IOBs in your design cannot be automatically placed. 346 signals are not completely routed. WARNING:Par:100 - Design is not completely routed. I used FPGA Editor to see all the unrouted nets. Many of them with names N# are not defined by me. I dont't know what they are, and there are too many nets to be routed manually. How can I solve this problem? My ISE version is 8.1.03i. The target device is Spartan3 XC3S50. Thanks. Message Edited by yangf3 on 02-04-2009 06:18 AM |
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4个回答
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yangf3写道:感谢您的回复。
但我只使用LVCMOS33,而不是单个LVCOMS25。 完全相同的.ucf文件适用于旧设计。 还有其他可能的原因? 谢谢。 设计中是否有任何端口不在UCF中? 除非在UCF或代码中另行更改,否则I / O默认为LVCMOS25。 你有差分对吗? 关于差异对放置有很多规则。 -一个 ----------------------------是的,我这样做是为了谋生。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 yangf3 wrote:Are there any ports in the design that are NOT in the UCF? I/Os default to LVCMOS25 unless otherwise changed in the UCF or in your code. Do you have an differential pairs? There are a bunch of rules about diff pair placement. -a ----------------------------Yes, I do this for a living.View solution in original post |
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yangf3写道:我收到了原理图中的工作设计,并将其翻译成verilog行为模型。
原设计成功实施。 我使用相同的.ucf文件,但新设计出错。 错误:位置:207 - 由于SelectIO银行业务限制,您的设计中的IOB无法自动放置。 346信号未完全路由。警告:参数:100 - 设计未完全路由。 我使用FPGA编辑器查看所有未布线的网络。 其中许多名字为N#的人都不是我定义的。 我不知道它们是什么,并且有太多的网络需要手动路由。 我怎么解决这个问题? 我的ISE版本是8.1.03i。 目标设备是Spartan3 XC3S50。 谢谢。 消息由yangf3编辑于02-04-2009 06:18 AM忘记N#网。 这些是由合成器创建的中间体。 真正的问题在错误消息中明确说明。 您可能存在冲突的银行电源轨。 在同一个bank中将端口与IOTYPE = LVCMOS33和LVCMOS25混合将产生此错误。 -一个 ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 yangf3 wrote:Forget the N# nets. Those are intermediates created by the synthesizer. The real problem is explicitly stated in the error message. You probably have conflicting bank power-supply rails. Mixing ports with IOTYPE = LVCMOS33 and LVCMOS25 in the same bank will throw this error. -a ----------------------------Yes, I do this for a living. |
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感谢您的回复。
但我只使用LVCMOS33,而不是单个LVCOMS25。 完全相同的.ucf文件适用于旧设计。 还有其他可能的原因? 谢谢。 以上来自于谷歌翻译 以下为原文 Thanks for your reply. But I only used LVCMOS33, not a single LVCOMS25. The exactly same .ucf file works with the old design. Any other possible reasons? Thanks. |
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yangf3写道:感谢您的回复。
但我只使用LVCMOS33,而不是单个LVCOMS25。 完全相同的.ucf文件适用于旧设计。 还有其他可能的原因? 谢谢。 设计中是否有任何端口不在UCF中? 除非在UCF或代码中另行更改,否则I / O默认为LVCMOS25。 你有差分对吗? 关于差异对放置有很多规则。 -一个 ----------------------------是的,我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 yangf3 wrote:Are there any ports in the design that are NOT in the UCF? I/Os default to LVCMOS25 unless otherwise changed in the UCF or in your code. Do you have an differential pairs? There are a bunch of rules about diff pair placement. -a ----------------------------Yes, I do this for a living. |
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