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AD9361 lvds模式接口。
之前用ad9361时至调试了cmos接口，现在调试一下lvds模式。 接口模式 ： 2r2t 每个通道数据率（40×2×12bit）i/q两路，fdd模式 我产生2个单载波信号，发射通道0调制1m中频，通道2调制2m中频，发射本振为1800m，从频谱仪中看到2个通道发出的信号均是1800m，幅值为-9dbm（我衰减了20dbm），所以幅值是对的。然后我用发射自测模式测试一下，发现测试模式是可以调制上去的，（自测模式输出1801.2m）。 从这个现象我是不是可以得出这样的结论 （1）寄存器配置没有问题，自测模式测试通过 （2）发射管脚配置没有问题，非自测模式程序，发射通道可以发出-9dbm的信号 （3）接口时序应该有问题吧 希望专家可以回复，解答 
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9个回答
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测试中发现data_clkp & n 160m幅值太弱，导致程序中的DCM工作不正常，调试中
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OK. 如果是硬件问题请检查电路板，看看接口负载是否达到协议要求。希望你早日调试成功 |
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硬件平台用的是zynq开发板+9361开发板，我发射部分调试完了。接收部分调试时遇到些问题，对lvds接收时序处理的不好（dataclk时钟和rxframe之间的关系由于信号路径的延迟导致发生了变化），我想问下有接收部分的vhdl的参考代码吗？ |
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wyerwwr 发表于 2018-8-30 18:14 接收已ok |
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你好，帅锅，请问你的发射信号的时序是怎么处理的呢，fb_clk、tx_frame、po我用的是cmos,全双工，fdd，我用dds产生4m的正弦波，本振设置为2.5G我的理解输出应该我2.504G但是，实际上输出端还是本振信号，我哪个地方没有弄对吗？望指教。 |
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jfuwrwer 发表于 2018-8-30 18:47 好像要加一个偏置。。 |
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帅哥，我也在测试发送通道，想产生一个基带信号测试，你做过没？能否加扣扣交流一下1689725056 |
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对的，管脚电平约束却是要多加注意！
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只有小组成员才能发言，加入小组>>
ADP5092 SYS端口为2.09V，但是REG_OUT为0是什么原因？
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