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电子发烧友论坛
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工程师您好！
刚开始学习使用EVMC6678LE开发板开发多核DSP程序。遇到两个问题： 1）程序中计划将Core0作为主核负责控制、通信，Core1~7负责跑算法程序。Core0的程序上来后会对EVM板做初始化工作，包括L1、L2、SL2、PLL(main PLL， DDR PLL)、DDR、中断/异常以及配置XMC MPAX的值等。看了C6678的datasheet和资料C66x DSP CorePac User Guide，上面说每一个C66x CorePac都有一个独立的MPAX，那是不是各个核也要去配置自己的MPAX？ 请问：除此以外，其它核还需要做哪些模块初始化工作？ 2）C66x DSP CorePac User Guide上说了L1D cache和LL2之间的cache一致性是由硬件维护的。但没有提到L1P cache一致性如何维护。现在程序里是L1P 32KB cache，L1D 32KB cache，LL2 全部做SRAM。请问，L1P cache和LL2之间的cache一致性是由硬件还是软件维护？ 补充 —— 看了一篇讲C64x+ DSP CACHE 一致性维护的文章，里面谈到： “对于L1P CACHE，存在代码的更新能否被Core读到的问题。代码的更新分成两种情况：一是Core在运行过程中对代码进行修改；二是其它Master对代码的修改。这两种情况下，都会存在CACHE读一致性问题，需要由软件来维护。” 那么C6678的L1P是不是也是这样？ 另外，如果代码在运行过程中不会发生变化(被core或外部master进行修改)，是不是就不用考虑L1P CACHE一致性维护操作了？ 
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5个回答
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没有人帮忙回答一下吗？
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您好！我最近又查了C66x DSP CorePac User Guide手册，里面只是提到L1D Cache和L2之间的cache一致性是由硬件维护的，不需要软件干预。但没有说L1P cache和L2之间的cache一致性是否由硬件来维护的呀。 请问手册中是哪一个部分有提到L1P cache的一致性管理由硬件还是软件负责的？ 谢谢！ 如果出现下述情况，是否可以不用考虑cache一致性的操作？ 背景： C6678每个核的cache配置为 L1D 32KB ， LL2 0KB, 同时SL2默认设置为cacheable。 然后有一组原始数据放在共享存储器 SL2中 (0x0C000000开头的起始地址)。运行时，DSP每个核都只是把这个数据从SL2中分别读取(EDMA或核直接读取)到各自的内部LL2里，然后再做处理。任何一个核都不对原始数据做任何改写。 |
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oidwoique 发表于 2018-6-21 14:57 L1P和L2是由硬件维护的，因为一般只考虑L1D和L2的一致性维护，所以手册中重点提及了L1D，但是L1P也是一样的额、 SL2的CACHE一致性维护需要由软件维护 |
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对于缓存的一致性，要进行同步
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