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是640*480的60Hz显示,请教为何会这样?谢谢!代码如下
顶层模块module vga_rgb( input clk, input rstn, output vsyn, output hsyn, output red, output green, output blue ); /********************************/ wire redq; wire greenq; wire blueq; wire romad; //syn模块 syn syn( .clk(clk), .rstn(rstn), .redin(redq), .greenin(greenq), .bluein(blueq), .vsyn(vsyn), .hsyn(hsyn), .romaddr(romad), .redout(red), .greenout(green), .blueout(blue) ); //red red red_inst ( .address ( romad), .clock ( clk ), .q ( redq ) ); //green green green_inst ( .address ( romad), .clock ( clk ), .q ( greenq ) ); //blue blue blue_inst ( .address ( romad), .clock ( clk ), .q ( blueq ) ); endmodule 时间同步模块 module syn( input clk, input rstn, input redin, input greenin, input bluein, output vsyn, output hsyn, /* output ready, output[15:0] hhaddr, //h 行 v场 output[15:0] vvaddr, */ output[15:0] romaddr, output redout, output greenout, output blueout );/********************************************/ reg[15:0] hcnt; always@(posedge clk or negedge rstn) if(!rstn) hcnt<=15'd0; else if(hcnt==15'd799) hcnt<=15'd0; else hcnt<=hcnt+1'b1; /**********************************************/ reg[15:0] vcnt; always@(posedge clk or negedge rstn) if(!rstn) vcnt<=15'd0; else if(vcnt==15'd524) vcnt<=15'd0; else if(hcnt==15'd799) vcnt<=vcnt+1'b1; /***********************************************/ reg isready; always@(posedge clk or negedge rstn) if(!rstn) isready<=1'b0; else if((hcnt>=15'd144 && hcnt<15'd764)&&(vcnt>=15'd35 && vcnt<15'd515)) isready<=1'b1; else isready<=1'b0; /***********************************************/ assign vsyn=(vcnt<=15'd2)?1'b0:1'b1; assign hsyn=(hcnt<=15'd96)?1'b0:1'b1; /***********************************************以上输出行场同步和准备信号*/reg[15:0]n; always@(posedge isready or negedge rstn)if(!rstn) n<=16'b0;else if(n==55380)n<=16'b0;else n<=n+1'b1;/****************************************************/ assign romaddr=n; /**************************************************以上是rom的地址信号*/ assign redout=isready?redin:1'b0;assign greenout=isready?greenin:1'b0;assign blueout=isready?bluein:1'b0; endmodule |
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