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[问答] 新人求教modelsim中串口激励文件的写法
3142 modelsim Xilinx
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刚开始学,希望能得到指点,我写的顶层模块是这样的
`timescale 1ns / 1ps
module uart_test(clk50,rx,tx,reset);
input clk50;
input reset;
input rx;
output tx;


wire clk;
wire[7:0] txdata,rxdata;


clkdiv u0(
.clk50(clk50),
.clkout(clk)
);


uartrx u1(
.clk(clk),
.rx(rx),
.dataout(rxdata),
.rdsig(rdsig),
.dataerror(),
.frameerror()
);


uarttx u2(
.clk(clk),
.tx(tx),
.datain(txdata),
.wrsig(wrsig),
.idle()


);


uartctrl u3(
.clk(clk),
.rdsig(rdsig),
.rxdata(rxdata),
.wrsig(wrsig),
.dataout(txdata)
);
endmodule

激励文件写好仿真后总是tx值不会发生变化,想问下问题在哪里
testbench
`timescale 1ns / 1ps
module vtf_uart_test;




reg clk50;
reg rx;
reg reset;




wire tx;


uart_test uut (
.clk50(clk50),
.rx(rx),
.tx(tx),
.reset(reset)
);
always #10 clk50 = ~clk50;


initial
begin
clk50 = 0;
reset = 0;
#100 reset = 1;
rx = 1;

end
endmodule
用的是xilinx板子
0
2018-3-29 10:21:50   评论 分享淘帖 邀请回答

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