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[问答] pspice出bug了?
2018-3-8 16:28:00  948 bug pspice
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本帖最后由 heavenwang 于 2018-3-8 16:31 编辑

近几天做一个TIA的仿真,前端输入20nA,带宽需求30M附近,采用TI的opa657,后级PGA采用ADI的ADA4895。注:U3,U4因找不到所选器件的spice模型,就用原理所示的PMDXB这颗物料替代了下。

首先做第一个仿真,原理图如下图(原理图包含bias point)
1.png
仿真结果如下图
2.png
二级运放输出的-3db带宽接近30M


其次,做第二个仿真
在第一个仿真的原理图基础上,
1.删除R11左侧与C20之间的连线;2.删除U3_3与U5_101之间的连线
(目的是将可编程增益的switch电路与主电路断开)
原理图如下图(原理图中包含bias point)
3.png
仿真结果如下图
4.png
第二次仿真,首先静态工作点已经不正常,AC分析就更不用说了,肯定不对。
有没有大神给解释下,出现这种情况的原因是啥?
另外,在原理图中增加另外一个ADA4895,且新增加的ADA4895与主电路不做任何连接,仿真的结果,bias point也出现异常。


2018-3-8 16:28:00   评论 邀请回答
6个回答
刚才又试了下,把R11 R12 R14 R16 U3 U4的电路删除后,仿真又正常了
2018-3-8 16:56:03 评论

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heavenwang 发表于 2018-3-8 16:56
刚才又试了下,把R11 R12 R14 R16 U3 U4的电路删除后,仿真又正常了

已经解决了吗?
2018-3-8 18:08:12 评论

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2018-3-9 09:35:21 评论

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只要U3 U4的电路在,哪怕不跟主电路有物理上的连接,仿真结果就异常,bias point和AC都不对
2018-3-9 09:37:05 评论

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只要U3 U4的器件在,哪怕不跟主电路有物理上的连接,仿真结果就异常,bias point和AC都不对
2018-3-9 09:37:27 评论

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多谢置顶,这个问题实在懵逼了,这次的电路设计,analog front end条件实在太苛刻了,器件用的很极限,实在不行就先打样一版,实测一下
2018-3-9 09:43:04 评论

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