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[问答] FPGA乘法器软核设计问题
2018-2-25 21:12:01  490 FPGA 乘法器 设计
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刚接触学习FPGA,懂得verilog HDL的基础语法,有一块带XILINX的ZYNQ xc7z020的开发板,开发软件用的是vivado;现在要设计一个16位的乘法器,功能已经实现。但需要考查性能指标:功耗、速度、吞吐量、覆盖率。但对这几个概念没有太大的了解
①请问对于一个乘法器而言这几个方面指的是什么?
②在Project Summary中有一个Utilization的图表,内有LUT,FF,IP,BUFG的Estimated Utilization,请问表示什么内容?
③查到在Vivado下进行功耗估计有两种方法,一种是向量模式,需要提供SAIF(Switching Activity Interchange Format)或VCD文件;一种是非向量模式。但在simulation settings中的.saif那行写入生成的.saif文件名,编译会出错,google后解决不了,如何生成.saif文件?
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error是:Simtcl 6-9
google后官方给的回答是:
Kindly note that this is a known issue which will be fixed in the future release of the tool.
For now, as a workaround, do not select the SAIF option, rather use TCL command if you want to dump SAIF file.
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④提高性能应该从优化模型还是别的方法实现?
⑤模拟实现后是需要在约束中确定input,output的引脚,然后和单片机一样,把生成文件直接下载到FPGA中就可以进行实际测量吗?
谢谢



2018-2-25 21:12:01   评论 邀请回答
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2018-2-26 10:41:23 评论

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