[问答] Multisim中接上后面的电路干扰前面电路的输出波形

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实习生

发表于 2018-1-13 13:16:04   665 查看 6 回复 显示全部楼层 倒序浏览
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(新手求指教)请问Multisim中多个模块电路实现功能时,单个小电路仿真没问题,接上后面的电路会干扰前面电路的输出波形。这种情况应该怎样保证前级电路的输出作为后级电路的输入时,波形不受影响?
例如:单个电路时,输出波形如下(蓝色为输出波形):
加上后面的电路后,波形就变了:。类似这样的情况,怎样使前级电路的输出没有影响地接到后级电路?
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晓晓江南 2018-1-13

最简单的就是加个跟随器,如下图:

标签:Multisim 干扰

工程师

发表于 2018-1-13 13:16:05  
最简单的就是加个跟随器,如下图:

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工程师

发表于 2018-1-13 15:35:39  
还有一个就是在R1与R3的比值不变的情况下,R1与R3的阻值加大,最好远远大于300K。
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高级工程师

发表于 2018-1-13 19:04:20  
那不叫【接上后面的电路会干扰前面电路的输出波形】。
做前级仿真或试验时,要考虑到本级的负载或者后级的输入阻抗。
该考虑的东西不考虑,等到联机时,当然要出问题了。
这点最最基本的思路,还用上大学!?

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实习生

发表于 2018-1-15 09:21:15    楼主|
晓晓江南 发表于 2018-1-13 15:35
还有一个就是在R1与R3的比值不变的情况下,R1与R3的阻值加大,最好远远大于300K。

两种方式都试过了,都可行,感谢指教!
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实习生

发表于 2018-1-15 09:22:46    楼主|
JQ_Lin 发表于 2018-1-13 19:04
那不叫【接上后面的电路会干扰前面电路的输出波形】。
做前级仿真或试验时,要考虑到本级的负载或者后级的输入阻抗。
该考虑的东西不考虑,等到联机时,当然要出问题了。

因为才接触到电路设计,还不太会分析,以后加强学习
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工程师

发表于 2018-1-15 10:46:40  
婷2017 发表于 2018-1-15 09:21
两种方式都试过了,都可行,感谢指教!

其实这两种方式都不太好,第一个要用到运放,只是为了做信号隔离,有点大材小用,而且成本也高,第二个虽然成本很低,不过等效电阻的另一端比地低了0.45V(在R1+R3=300K的情况下,理想参数是0V).
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