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FPGA采用spartan 6 系列,现有个技术问题需要咨询:FPGA采集10路串行同步信号,每路一根数据线一对差分时钟线,时钟最快可达40MHz,那么这10对时钟线能否接到FPGA的普通IO上面?还是必须接到全局时钟管脚?我的理解是接到普通IO也可以,但这样设置管脚我的FPGA程序会编译出错,不知什么原因?
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