[经验] 明德扬fpga设计模块划分常用架构

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技术员

发表于 2017-5-4 16:05:12   493 查看 2 回复 显示全部楼层 倒序浏览
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上面通过AT93C46的项目,讲解了如何根据划分好的模块架构,确认模块的端口及数据流向。下面给出明德扬明德扬在FPGA/ASIC设计领域多年的项目经历,总结出来五个常用的模块交互架构,读者在进行项目设计时,可结合明德扬模块划分原则,参照“模块划分常用架构”进行模块划分。需要模块划分原则,请跟帖回复哈
§6.1 直接交互架构
直接交互不需要模块B反馈,模块A直接发送数据。一般应用于下游模块处理速率高于上游模块发送速率的场景。框图如图6-1。
图6-1 直接交互架构

直接交互架构的典型应用是4.2.1项目一:包文汇聚模块。其系统框图见图6-2。
图6-2 包文汇聚模块模块划分框图

在此项目中,网口A,B,C作为上游模块其工作时钟分别是40MHz、20MHz、10MHz,下游模块的工作时钟是80MHz。由于下游模块的处理速率高于上游模块的总发送速率,所以即使三个网口同时全速发送数据,下游模块仍然可以完成对所有数据的处理。
因此,下游模块不需要通过反馈信号控制上游模块数据的发送,即采用直接交互架构即可。

§6.2 无缓存rdy交互架构
当rdy为高电平时,表示模块B可以接受模块A的读写命令,开始传输数据,模块A每发送一个数据,模块B就处理,处理完后再发送下一个数据。一般应用于上游模块速率高,下游模块速率低,并且上游模块有缓存的场景。框图如图6-3。
图6-3 无缓存rdy交互架构
其实际应用请见6.6.1项目一:AT93C46的存储与读取

§6.3 有缓存rdy交互架构
收到读写命令后,模块A开始传输数据,数据先输入模块B的FIFO,然后模块A和模块B按照各自时钟进行读写FIFO的数据,可以解决读写速率不匹配的问题。一般应用于上下游模块都有缓存的场景。优点是控制简单,对时序要求不太严格。框图如图6-4。
图6-4 有缓存rdy交互架构
其实际应用请见6.6.1项目一:AT93C46的存储与读取。

§6.4 请求应答交互架构
模块A请求发送,模块B收到应答后就可以传输数据。一般应用于上游模块等待响应后才能连续发送一段数据的场景。框图如图6-5。
图6-5 请求应答交互架构
此架构的一个典型应用是3.2.3项目三:SDRAM接口。其模块划分框图如图6-6所示:
图6-6 SDRAM接口模块划分框图

在3.2.3中,我们只设计了SDRAM的接口模块,可以按照SDRAM的时序完成读写操作,而读写指令、地址以及需要写入的数据等等,我们只把它们作为来自命令模块的输入信号,并不考虑它们是如何产生的。我们再来回顾一下命令模块的写时序,如图6-7。

图6-7  SDRAM命令模块的写时序

读者会发现其中有两个信号——req与ack,可见命令模块与SDRAM接口模块的交互方式是请求应答交互架构。为什么此处要使用请求应答交互架构?下面我们给出分析过程。

首先假设命令模块给接口模块一个写命令,而此时SDRAM正在执行自动刷新操作,则必须要等到自动刷新完成,SDRAM才可以响应写命令,但是写命令一般只持续一个时钟周期,等到自动刷新完成,写命令已经失效了。

为了解决此问题,我们采用请求了应答交互架构。命令模块给接口模块一个写请求,接口模块在空闲的时候会给命令模块回复一个写应答信号,命令模块在收到应答信号后,撤销写请求。


§6.5 外设交互架构
1.不需配置交互架构
图6-8 不需配置交互架构

类似5.1模块划分原则中用到的AT93C46项目,不需要配置外设寄存器即可正常工作的外设,可采用此种架构。

2.需配置交互架构
图6-9 需配置交互架构

对于需要配置寄存器才能正常工作的外设,或者可以通过配置寄存器实现多种功能的外设,采用此架构。整个架构包括接口模块和配置模块,其中配置模块内部还有一个配置表,我们要实现多种功能,只需要更改配置表即可。



标签:fpga设计 verilog

总工程师

发表于 2017-5-4 21:02:24  
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技术员

发表于 2017-5-8 14:51:30    楼主|

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