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物联网底层硬件设计的方法和应用
2017-3-27 14:23:30  11156 物联网
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赵先生你好,由于物联网终端感知网络的私有特性,应该怎样解决隐私安全方面的问题呢?

2017-3-27 16:05:32 1 评论

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  • 赵亚平 2017-3-28 10:35

    对于高标准高安全的物联网应用,解决底层终端网络的隐私安全问题可从这3方面着手设计:
    1.数据通讯链路加密,通用做法是在传感器或底层最原始数据后面增加一SE安全芯片,这类芯片市场上有很
    多,其本质就是对原始数据加密,有软加密也有硬加密,相对而言,硬加密的SE安全芯片会更可靠,将加密
    后的数据通过对外接口发送给***器端,当然***器端也会有对应的SE安全芯片对其解密或对数据加密。
    注:有些MCU内带加密引擎,用户可根据自己项目评估采用何种方案
    2.终端PCB板上原始数据通讯信号线走线不外漏(如走中间层或芯片下面),增加被恶意用仪器探测数据的
    难度。
    3.终端内部增加外壳防拆监测,一旦监测到被异常拆开,则可关闭原始数据通讯链路或执行报警操作。

物联网由传感器网络,射频标签阅读装置,条码与二维码等设备以及互联网等组成。传感器网络中是否有哪些关键技术还未成熟呢?
2017-3-27 16:11:14 1 评论

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  • 赵亚平 2017-3-28 11:03

    个人分析大概有这2点仅供参考:NB-IoT通讯技术和数据加解密传输系统的设计
    1.目前对于物联网底层终端在确保低功耗设计的同时且能直接联网的需求越来越高,传统的无线传输接口如ZIGBEE、有源RFID、GPRS、WIFI等都无法很好的同时满足以上两点;由此NB-iot技术应运而生,该技术能同时满足低功耗和直联网的特点,因是最近几年才提出,目前还未大批量大面积推广使用。
    2.物联网通讯网络数据传输加解密系统设计

目前物联网发展中,厂家没有统一标准,底层智能硬件接口互相直接的传输协议不兼容,都希望有自己的物联网系统,请问我们在做硬件设计的时候应该怎样减少这类问题的干扰呢?
2017-3-27 16:14:20 2 评论

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  • 赵亚平 2017-3-28 11:36

    您这个问题我们也遇到过,并也一直在思考,很遗憾也未找到很好的解决方法,估计也绝非一人之力可解决的(希望未来能出一个类似定义TCP/IP协议发明人G-Cerf博士这样的人或组织来定义物联网标准通讯协议),这个问题属于物联网数据链路层,它不像物联网物理层接口标准好统一,建议在做传输协议时,在照顾到数据包长度与功耗对应关系的前提下,在定义数据包结构时可参照TCP/IP包结构体,可根据自己项目评估删减或增添包结构,切不可照搬硬抄TCP/IP协议包结构。

    chumowei 回复 赵亚平: 2017-3-29 17:40

    谢谢您详细的回答(●'◡'●)

赵先生,请问物联网的硬件设计跟传统的硬件设计最大的区别在哪里呢?掌握了基本的硬件设计知识后,想进入物联网行业的话,该从哪里入手呢?
2017-3-29 17:52:31 2 评论

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  • 赵亚平 2017-3-30 10:09

    回答这个问题我想仁者见仁,智者见智吧,在我看来,传统的硬件设计本身就已经包含了物联网硬件设计,或者说物联网硬件设计本身依然是传统硬件设计里的一部分,大家都知道物联网硬件设计最显著的特点就是底层有感知能力,即有传感器的参与,那么试问,在几十年前的传统硬件设计里就没有传感器的设计吗?答案肯定是有的,之所以当今物联网设计概念这么火爆,一是进一步细分传统硬件设计领域,对其个性化以强调其重要性、特殊性;二是物联网应用市场前景的确很好,应用领域覆盖了衣食住行等其它所有领域。
    想进入物联网硬件设计行业,个人建议可着重学习这些技术知识,仅供参考:
    1.熟悉常用传感器的技术参数、功能(较易)
    2.熟悉各种常用有线、无线通讯接口设计,并了解该接口物理层或链路层的规范(较难)
    3.熟悉各种常用有线、无线接口组网的原理(较难)
    4.熟悉低功耗设计的要领(较难)
    5.熟悉EMC抗干扰设计理念(难)
    6.要有大胆的创新思维,多留意国内外最新物联网应用的新闻,更重要的是对这行业充满兴趣爱好

    siyugege 回复 赵亚平: 2017-3-31 17:53

    真的很谢谢您的指导。

看了其他人的问题,您的回答也让我学到了很多,谢谢!
2017-3-30 17:24:57 1 评论

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检查了供电要求,用信号发生器产生信号也倍频不了
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  • 赵亚平 2017-4-5 10:25

    大概看了下其datasheet,建议注意以下细节:
    1.VDD引脚旁是否已添加0.01uF退耦电容?
    2.时钟输入若采用无源晶振方式,确保晶振频率在5MHZ~27MHZ之间,同时注意晶振负载电容值;若采用有源时钟输入方式(1脚CLK输入,8脚悬空),确保输入频率在:2MHZ~50MHZ之间,并确保电平幅度满足其电气参数。
    3.输出频率确保在13MHZ~160MHZ之间(需根据S0,S1倍频数换算)。
    4.时钟输出负载确保不超过25ma电流。
    5.可尝试在时钟输出端接一上拉电阻。

    心动你的心动 回复 赵亚平: 2017-4-6 14:36

    非常感谢专家的回复,上次说得不够具体,很抱歉啦。
    我是用自激振荡产生的3Mhz信号,然后通过501倍频,这个应该算是时钟输入。我7脚OE端直接接的5V高电平,VDD端没有添加103去耦电容,开始无法倍频应该是跟幅值有关,设定Vpp和典雅偏移量后通过学校实验室的信号发生器能够实现频率倍频,但是波形失真很严重。我查了芯片的datasheet里边儿输入信号的幅值要求是否为直流特性里边儿的Vih和Vil。还有就是自激振荡产生的信号通过OP37实现放大幅值和调节幅值时也存在失真,是否是耦合电容选取不当,还是引线电感和分布电容这些储能元件的影响?请问在这个频率段的信号如何确定耦合电容的大小还有就是一些注意点是什么?
    由于还是学生,对射频这一块并不是很明白,希望专家能够解答,再次诚挚地表示感谢。

对于微波信号接受,有啥好的建议
2017-4-24 13:09:50 评论

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我们有一个stm32搭载wrtnode,不知道怎么编程,给wrt还是stm。我们目的是wrt处理stm搜集到的图片数据,还有为什么要给wrt刷固件,我们想用opencv的代码,怎么移植,移植到哪?我小白一枚,文字叙述杂乱,谅解
2017-5-28 20:46:54 评论

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太烂了
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