[FPGA问答] 关于用assign语句赋值的一个很诡异的问题

[复制链接]

实习生

发表于 2017-5-22 21:20:25   1301 查看 3 回复 显示全部楼层 倒序浏览
分享
本帖最后由 gesper3187 于 2017-5-22 21:35 编辑

整个代码用modelsim验证过没问题,下载到FPGA发现输出不对,然后用signaltap抓波形时发现了问题:我程序的其中一个module用了大量的assign语句,全是靠组合逻辑完成了异或和与的运算(aes算法的S盒运算)。其中end_mux_Aff[5]输出错误,具体逻辑是这样的: FPGA提问3.png

signaltap:

FPGA提问1.png
可以看到,在同一时刻,bo[1]=0,b_aB=0,b_aC=1,所以根据关系式assign  end_mux_Aff = (~bo[1]) ^ b_aB ^ b_aC; end_mux_Aff[5]应该为0,可采集到的波形却为1,这个问题困扰了我好久了。。。。请问各位大大有遇到过吗,是因为竞争的问题吗,可我在同一时刻采到的等号右边的值没问题啊,为什么赋值赋错了呢?
FPGA提问2.png
奖励10积分

技术员

发表于 2017-5-25 14:10:08  
时序问题啊,你所有的信号是不是都在同一个时钟域呢,如果不是你给他们变到同一个时钟域上
回复

点赞 举报

发表于 2017-5-25 17:13:16  

PCB在线计价下单

板子大小:

cm
X
cm

层数:

2

板子数量:

10

厚度:

1.6
不懂 也在学习中 ,确实有时候出现各种自己想不明白的问题
回复

点赞 举报

实习生

发表于 2017-8-11 21:54:57  
应该是时序问题吧,采样时信号的输入是正确的,但输出可能还没变化或未稳定,导致输出结果错误
回复

点赞 举报

只有小组成员才能发言,加入小组>>

31个成员聚集在这个小组

加入小组

创建小组步骤

关闭

站长推荐 上一条 /9 下一条

快速回复 返回顶部 返回列表
-

推荐专区

技术干货集中营

专家问答

用户帮助┃咨询与建议┃版主议事

工程师杂谈

工程师创意

工程师职场

论坛电子赛事

社区活动专版

发烧友活动

-

嵌入式论坛

ARM技术论坛

Android论坛

Linux论坛

单片机/MCU论坛

FPGA|CPLD|ASIC论坛

DSP论坛

嵌入式系统论坛

-

电源技术论坛

电源技术论坛

无线充电技术

-

硬件设计论坛

PCB设计论坛

电路设计论坛

电子元器件论坛

控制|传感

总线技术|接口技术

-

测试测量论坛

LabVIEW论坛

Matlab论坛

测试测量技术专区

仪器仪表技术专区

-

EDA设计论坛

multisim论坛

PADS技术论坛

Protel|AD|DXP论坛

Allegro论坛

proteus论坛|仿真论坛

EasyEDA-中国人自已的EDA工具

Orcad论坛

-

综合技术与应用

电机控制

智能电网

光电及显示

参考设计中心

汽车电子技术论坛

医疗电子论坛

-

开源硬件

-

无线通信论坛

无线通信技术专区

天线|RF射频|微波|雷达技术

-

IC设计论坛

芯片测试与失效分析

Mixed Signal/SOC[数模混合芯片设计]

Analog/RF IC设计

设计与制造封装测试

-

厂商专区

TI论坛

TI Deyisupport社区

-

检测技术与质量

电磁兼容(EMC)设计与整改

安规知识论坛

检测与认证

-

消费电子论坛

手机技术论坛

平板电脑/mid论坛

音视/视频/机顶盒论坛

-

电子论坛综合区

聚丰众筹官方社区

新人报道区

聚丰供应链

-

论坛服务区

-

供求信息发布

供需广告

招聘┃求职发布区

电子展览展会专区