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Allegro新手,在Layout过程中,出现的一些注意点,共勉
1.单独元器件pin与Gnd shape的连接方式:选择该pin->右键->property edit->Dyn_Thermal_Con_Type,可以编辑是full contact或者orthogonal连接方式 2.allegro中shape上放置Via的方式: a.place->via arrays->matrix,选择via net属性和padstacks,以及填好via to via gap,在矩形区域中需要单击一下,才能放置Via,要不然放不下去 b.Route->connect->双击->右键next,也可单个放置Via 3.对于铜箔的Edit:将铜箔变成静态铜箔更好,如果不需要满足grid要求,可在选项shape grid中选择none 4.当选择edit 静态铜箔时,提示rip up thermal relif clines,最好选择“No”,如果选择“yes”会改变某些器件已布好thermal relif connects,会比较麻烦 5.设置丝印层text的格式: Edit->change->选择text block,text block在setup->design parameters->text里面编辑 6.屏蔽某个DRC: 选择该DRC->右键waive drc->comment不填,OK,如果要不显示该DRC,display->wavie drc->blank 7. constriant manager设计规则最好提前设置完毕,以免后面遗漏,出现布线,布铜与规则不一致,很麻烦 8.去除无net属性的线,单接点线和无用via:使用Route->Gloss->parameter里面的Via eliminate和line smoothing,可用于去除无net属性的线,单接点线和无用via等 9.要注意删除铜箔孤岛:shape->delete islands 10.DRC错误有conductor和non-conductor之分,non-conductor DRC错误有的可以保留 11.生成钻孔文件:Drill parameter设置里:a. Format要与gerber artwork设置一样,可以选择5.5格式 b.leading zero suppression和enhanced excellon format勾上, 出NC drill:separate files for plated/non-plated holes 和auto tool select勾上 出NC route:separate files for plated/non-plated routing勾上 12.对于丝印层的检查,如果丝印叠加在pad上,后续有可能出现焊接不良问题;但是allegro中没有看到可以检查丝印叠加在pad的方法,我是先出完gerber,使用cam350的analysis->silk to solder shape spcing->来检查的,稍微麻烦点 |
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