高级layout工程师面试题目,看看你会几题。

PCB

是拉线工人，还是布线工程师，还是PCB高级工程师，看看你们平时的积累如何。
1，PCB上的阻抗怎么控制？
2，信号线的传输速率是多少？
3，CMOS器件输入管脚在电路中要如何处理？为什么？
4，TTL电路不能直接驱动CMOS电路的原因是什么？
5，较长的时钟信号要走带状线的原因是什么？
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
7，ODT信号有什么作用？layout应如何处理？
8，VTT和VREF是否能共用？为什么？
9，DDR3的最高工作频率是多少？)
10，多片DDR3为什么优先走fly-by拓扑？

rosa · 2014-12-23 11:34:06

1，pcb上的阻抗怎么控制？
SI9000计算一次就全知道，楼上的基本都正确，还需要考虑微带线的表面绿油和是否包地。 6 {( I
2，信号线的传输速率是多少？
公式： Er^0.5*光速。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
接上拉或者下拉电阻，输入高阻，同时需要旁路电容。注意栓锁问题和静电防护。
4，TTL电路不能直接驱动CMOS电路的原因是什么？
TTL跟CMOS定义高低电平不同，其容错能力不同。另外，TTL是固定的高低阈值，CMOS根据VCC的不同，高低阈值不同。
5，较长的时钟信号要走带状线的原因是什么？
主要是EMI，CLK信号是强干扰源。正解是源端预留滤波电路，然后直接过孔走带状线。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
首先拓扑形式：改良性T形走线。中间要T点，两两菊花链，对称
末端匹配靠近两两中间的T点，时钟匹配靠近DDR
两两的STUB等长，公用部分要大于分支，最好能2倍以上。
其实最好走菊花链和FLY-BY，但是和SOC厂商沟通，很多SOC在对DDR的读写的时候不支持FLY-BY模式。

7，ODT信号有什么作用？layout应如何处理？
ODT：1，相当于一个末端匹配  2，给数据线数据传输的时候提供瞬间电流（这里的电流分正负） 3，减少DV、DT的大小，从而达到调整内存颗粒的CL等参数。等长，尽量短。
8，VTT和VREF是否能共用？为什么
不可以。VTT是上拉电源，在DDR读写数据的时候，其瞬间电流的突变严重从而导致VTT上有很大的纹波。       而VREF是电子开关的参考电平，要求相当高，尽量做到1%的误差。所以要远离。并有隔离器件。
9，DDR3的最高工作频率是多少？
3G。这玩意是一直突破的。车载很少超过1033，PAD等很少超过1600，只有那种台式内存条会做到很高。
10，多片DDR3为什么优先走fly-by拓扑？!
这个需要从FLY-BY的拓扑定义上来：FLY-BY首先STUB很短，很多甚至是在焊盘上直接打孔，保证其信号的阻抗、分支长度、外部干扰的一致性；然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长，所有信号的延迟都一致；最后只有FLY-BY的拓扑形式才能挂到8片DDR。

这东西不是单纯的PCB工程师了，很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解，很多也只是一知半解，涉及的东西太多了。
同时请大神指正。

胡秋阳 · 2014-12-9 17:00:28

小小的试一下
1，pcb上的阻抗怎么控制？
阻抗只跟走线截面的物理结构有关系，使用SI9000可以完全胜任这个，参数的具体控制还要要了解制板厂的加工工艺与能力
2，信号线的传输速率是多少？
跟使用的介电常数密切相关
3，CMOS器件输入管脚在电路中要如何处理？为什么？
不要悬空使用，增加端接匹配电阻，输入电流大容易烧坏
4，TTL电路不能直接驱动CMOS电路的原因是什么？
工作电平不同，如果非得串联使用记得加上大电阻限流也是可以凑合用的
5，较长的时钟信号要走带状线的原因是什么？
就是减少辐射与屏蔽/
10，多片DDR3为什么优先走fly-by拓扑？
就是提高信号完整性，无它

youyoulan · 2014-12-9 17:00:42

两年拉线工试一下。
1，pcb上的阻抗怎么控制？
板材、板厚度、PP片厚度、线宽（差分线线距）来控制信号线阻抗。
2，信号线的传输速率是多少？
约等于 Er^0.5*光速
3，CMOS器件输入管脚在电路中要如何处理？为什么？
接上拉或者下拉电阻，输入高阻
4，TTL电路不能直接驱动CMOS电路的原因是什么？
TTL跟CMOS定义高低电平不同。TTL 高>2.4V，低电平
5，较长的时钟信号要走带状线的原因是什么？
长的时钟信号容易***扰也容易干扰其他信号，带状线一般上下两层都有屏蔽层。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
要错开两排焊盘吧
1 2跟3 4中间距离远点，中间还是要T点，两两菊花链。跟核芯基本成对称
末端匹配靠近两两中间的T点，时钟匹配靠近DDR
其他没有太多要求吧，跟核芯距离适当点。
7，ODT信号有什么作用？layout应如何处理？
ODT就相当于一个末端匹配。跟地址控制一起等长。
8，VTT和VREF是否能共用？为什么？
不可以。VTT一般是给终端电阻用的，VREF精度要求高，共用容易***扰。
9，DDR3的最高工作频率是多少？
10，多片DDR3为什么优先走fly-by拓扑？
也有走星型的，只是从信号完整性来看fly-by更好。

哼小曲 · 2014-12-9 17:02:59

我就根据自己的认识来做一下#
1 PCB的阻抗怎么控制
  跟阻抗有关的参数有：铜箔的厚度，走线的宽度，板子的介电参数，参考层的高度，如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续，可以使用串接电阻来吸收反射。

2 信号线的传输速率是多少？
这个不知道考的啥？我知道信号的传输速度是接近光速。不同的信号，传输的速率是不一样的。

3 CMOS器件输入管脚在电路中要如何处理？为什么？7
需要在输入管脚串电阻或者并联电容，因为CMOS的输入端阻抗很高，对静电很敏感

4 TTL电路不能直接驱动CMOS电路的原因是什么？
电压不匹配，TTL的H>=2.4V,L=<0.4V CMOS的H>=0.8*VCC，L<=0.1*VCC0 q# M' O6 S) [/ C

5 较长的时钟信号要走带状线的原因是什么？
带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力，当走线长了之后，更容易辐射。所以走成带状线那么可以减少辐射。% C7 g7 h, u3 w( S9 ^9 a

6  四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
没有弄过，不敢发表意见。

7  ODT信号有什么作用？layout应如何处理？
ODT信号用来开启ODT功能，主IC的是输出，DDR2的是输入。由于是控制线，跟其他的控制线等长。
8  VTT和VREF是否能共用？为什么？
不能，电流大小不一样。两个电压都是一样，但是VTT是给终结电阻供电的，电流比较大，干扰也比较大。而VREF是给参考电压用的，电流很小，电压的精度要求高。最好分开。

剩下两个都不知道。

麦特拉布 · 2014-12-9 17:04:55

尝试着答一答。
1，pcb上的阻抗怎么控制？:
阻抗受很多因素影响，单端线受线宽、介电参数、叠层厚度影响（我们一般给制版厂算，然后我们遵守），差分还受线距影响。
2，信号线的传输速率是多少？
我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。
3，CMOS器件输入管脚在电路中要如何处理？为什么？
我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。
4，TTL电路不能直接驱动CMOS电路的原因是什么？
基本没用过TTL电平的器件。8楼说电平标准不一样，但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。
5，较长的时钟信号要走带状线的原因是什么？
除8楼的原因外，我觉得应该还有时钟是重要敏感信号，怕外部干扰。另外近期刚看到，带状线的远端串扰近似为0（《信号完整性揭秘-于博士SI设计手记》于争）。我想这也是个优势。
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
没有布过。只布过单层的。
7，ODT信号有什么作用？layout应如何处理？)
片上端接选择。在双向数据线中用（个人理解因为是双向，所以有时候需要端接有时候不需要）。
layout要求如8楼。
8，VTT和VREF是否能共用？为什么？
不能共用，VREF是参考电压，VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。
9，DDR3的最高工作频率是多少？
2000MHz(百度百科）8
10，多片DDR3为什么优先走fly-by拓扑？
fly-by如菊花链，减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小（肯定还是有影响的），后面的芯片对前面的影响大。

有不对的话请网友们赐教。

klysa · 2014-12-9 17:05:03

这哪个公司的题目?

第2题题目应该是错的, 信号线的传输速率根本就是与电路有关, 像USB,跟HDMI传输速率能一样吗? 此题应改为信号线的传输速度是多少才对. 出题的人不理解速率与速度的区别.

第3题跟第4题是硬件工程师的事, 原则上与 Layout工程师关联不太大.

第5题不应该出现. 好的layout工程师应尽量避免此问题.

第6题, 几年前的事, 现在没人这样布局, 影响生产直通率.

第7 , 8 题属于硬件原理级的东西

第9题, 这个是随时代而变化的, 当初最高是1600, 现在是 2133.  这个还要看那面试的公司是做什么产品的, 如果做的是平板, 他 1600都用不上+ P1 a3 Y3 ?- R4 W

第1题,第10题, 楼上不少人己经讲了, 就是缺少些理论在实际中的表现是什么没讲.

tulin · 2014-12-9 17:05:19

看了以后就知道自己该做啥了

gvxiaot · 2014-12-9 17:05:49

顶一下先，还真没一道题会。看来路途遥远啊

douyin8 · 2014-12-9 17:06:16

都有那么点印象，学过，只有两三题解释得下来。。。面墙查答案去。。。

丙寅电子 · 2014-12-9 17:11:59

我布线一年半，看来渣渣了，今天长见识了，以后要多发些这种问题啊，感谢楼主，楼主万岁！！

hj_i · 2014-12-9 18:02:11

在《信号完整性分析》中大部分有讲到。

黄田辉 · 2014-12-9 22:18:07

这个真是有技术含量的题目。

与其想见 · 2014-12-9 23:44:36

看来这个，我有目标啦

刘恒 · 2014-12-19 14:07:56

不行啊，道行浅

逆流时光 · 2014-12-19 16:57:39

好高深、、、路还很长

xcd148 · 2014-12-19 20:45:29

学习了，感谢楼主

冰楠 · 2014-12-19 21:02:52

学习了，谢谢

zhan2013 · 2014-12-20 08:30:40

1，PCB上的阻抗怎么控制？ ------------尽量走粗线，走短线，且走线粗细一致，减少回路面积
2，信号线的传输速率是多少？-----------个人觉得，传输速率是一个定量
3，CMOS器件输入管脚在电路中要如何处理？为什么？-------N管一般下拉，P管一般上拉，有时候还需要增加阻容配合使用
4，TTL电路不能直接驱动CMOS电路的原因是什么？--------TTL是电流控制性器件，而CMOS是电压控制性器件，直接控制当然不合适
5，较长的时钟信号要走带状线的原因是什么？-----这个是趋肤效应缘故
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。-----本人不懂
7，ODT信号有什么作用？layout应如何处理？-----------不懂
8，VTT和VREF是否能共用？为什么？------参考电压一般都是独立使用，否则做不到时序上的统一
9，DDR3的最高工作频率是多少？) ---------不懂
10，多片DDR3为什么优先走fly-by拓扑？---不懂

Gavin_OJL · 2014-12-22 13:49:19

只够一个拉线工人标准

李家荣 · 2014-12-22 20:44:43

请问楼主标准答案是什么？

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