完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
63608
|
画了个双面板，铺地的时候遇到问题，和地相连的焊盘与铺地的Shape间距很小，如图中下方的4个通孔焊盘和右边的贴片焊盘。 
尝试过在"Shape->Global Dynamic Params"菜单的"Clearances"选项卡下更改"Oversize Value"，但是这样更改以后没有与铺地连接的焊盘与Shape的间距也同时增大了。
请问如何只更改与铺地相连焊盘的Clearances？ 
1
|
|
相关推荐
16个回答
|
|
|
抱着学习的态度回帖
|
|
|
|
|
|
这种更改之后整个板子的地PIN都变了，你可以在需要避让的管脚上面画几个routekeepout，以后铜皮就铺不进去了。
|
|
|
2013-1-24 23:22:21
评论
|
|
|
|
|
|
|
|
|
新手路过
|
|
|
2013-1-25 15:18:58
评论
|
|
|
路过，了解
|
|
|
|
|
|
|
|
|
|
|
|
路过，我也遇到这种问题，同样求解，谢谢大侠。
|
|
|
|
|
|
新人学习学习.今天来报个到.
|
|
|
2013-4-19 09:52:13
评论
|
|
|
学习ing
|
|
|
|
|
|
samenet space没有设置
|
|
|
|
|
|
归到不同的节点类里面 设置不同的规则
|
|
|
|
|
|
抱着学习的态度来的
|
|
|
|
|
|
Setup->Constraints->Same Net Spacing，选择Shape对象，将Thru Pin和SMD Pin两项改为你要的尺寸，即可。
评分
|
||
|
|
||
owencao1 发表于 2017-1-17 17:14 正解！！！ |
|
|
2017-6-1 09:49:42
评论
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
分享资深硬件工程师用cadence仿真DDR3 SDRAM视频---- sigxplorer信号完整性仿真例子 ...
63679 浏览 289 评论
4894 浏览 1 评论
26278 浏览 2 评论
李增老师：Cadence Allegro 17.2 如何制作逼真的3D PCB模型和进行3D设计检查
9613 浏览 11 评论
Cadence 17.2的brd能有什么方法用16.6的打开吗？
34080 浏览 2 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
8885
赞
