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我从coregen生成了DDR2。
我试图用示例设计生成一个位文件。 实际上我的主板上只有一个200mhz差分时钟。 我需要提供2个时钟的ddr控制器（sys_clk和ref_clk）。 提供时钟i添加时钟发生器并生成两个clokcs并给予DDR2。 然后我遇到了以下错误。 请对此发表评论 警告：路由：436 - 路由器检测到一个或多个连接的不可路由情况。 路由器将完成其余部分 设计并将它们保留为未布线。 此行为的原因是放置问题或不可路由的放置约束。 为了允许您使用FPGA编辑器来隔离问题，以下是（最多10个）此类不可路由连接的列表： Unroutable信号：example_top_i / u_mig_7series_v1_9 / u_ddr2_clk_ibuf / sys_clk_ibufg pin： example_top_i / u_mig_7series_v1_9 / temp_mon_enabled.u_tempmon / xadc_supplied_temperature.XADC_inst / DCLK Unroutable信号：example_top_i / u_mig_7series_v1_9 / u_ddr2_clk_ibuf / sys_clk_ibufg pin： example_top_i / u_mig_7series_v1_9 / u_iodelay_ctrl / u_idelayctrl / REFCLK Unroutable信号：example_top_i / u_mig_7series_v1_9 / u_ddr2_clk_ibuf / sys_clk_ibufg pin： example_top_i / u_mig_7series_v1_9 / u_ddr2_infrastructure / plle2_i / CLKIN1 
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7个回答
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即使使用以下约束，我也能够在EDK中生成位文件。
INST“clock_generator_0 / clock_generator_0 / PLLE0_INST / PLLE2_ADV_inst”LOC = PLLE2_ADV_X1Y1; 再次感谢 ：） 在原帖中查看解决方案 |
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嗨，
我相信你可以使用200Mhz时钟用于sys_clk以及ref_clk。 如果您选择输入时钟为200MHz，则MIG GUI中将有一个选项可供ref_clk用作sys_clk。 你能检查它是否适合你吗？ 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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谢谢回复。
相反，我实例化了IBUFGDS并将单端时钟连接到clk和ref_clk。 即使我能够生成位文件。 但是当我观察到“init_calib_complete”和“tg_compare_error”时，两者都是低电平。 他们没有发生任何事件。 |
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嗨，
请通过以下AR及其atatched pdf了解基于可进行进一步分析的失败校准阶段。 http://www.xilinx.com/support/answers/43879.html 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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嗨，阿伦，
你能找到失败的校准阶段吗？ 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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即使使用以下约束，我也能够在EDK中生成位文件。
INST“clock_generator_0 / clock_generator_0 / PLLE0_INST / PLLE2_ADV_inst”LOC = PLLE2_ADV_X1Y1; 再次感谢 ：） |
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