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您好,本人最近一直在用AD9920芯片做一款PAL 制式 CCD的开发,想寻求一份官方示例解决方案。
36MHz 邮箱:hexingkuan@sina.com 另外还有两个问题:1、看之前有朋友提问,PBLK后会有9个周期延时,目前测通过逻辑分析仪测我的项目里,数字输出数据确实和全为0的BLK期间存在10个周期延时,请问确实是这个原因吗? 2、将采集到的数据放在matlab里处理拼接,可见明显斜纹噪声。据说这个和DATACLK的位置有关系吗? 万分感谢,诚盼回复 |
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