完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我想用Verilog中用`define来将task任务定义一个名字来方便调用,可是编译老出错,但是这个错误让我匪夷所思,还望各位大佬不吝赐教。具体代码和错误截图如下: 代码: // scan lib `define scan_task task scan(output [7:0]data, input [7:0]go ); case( ii ) 0: begin rCall <= `scan; ii <= ii+1'd1; end 1: begin rCall <= `free; ii<= ii+1'd1; end 2: if( `CALL_BACK ) begin data <= Data[7:0]; ii <= 8'd0; i <= go; end endcase endtask 错误截图: |
|
相关推荐
5个回答
|
|
|
|
|
|
求大神指点~~~~~
|
|
|
|
求大神指点~~~~~
|
|
|
|
你代码里面的符号是干啥用的。
|
|
|
|
你代码里面的符号是干啥用的。
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
284 浏览 0 评论
312 浏览 0 评论
1039 浏览 0 评论
354 浏览 0 评论
FPGA零基础学习系列精选:半导体存储器和可编程逻辑器件简介
977 浏览 0 评论
1362 浏览 32 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-4-19 14:49 , Processed in 0.589483 second(s), Total 64, Slave 55 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号