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用verilog语言写一个数码管
不同的时间,数码管显示不同的东西 第一秒:1 第二秒:12 第三秒:123 第四秒:1234 第五秒:12345 第六秒:123456 第七秒:1234567 第八秒:12345678 然后循环前面的,目前的效果能到达到数码管能逐位的移动module seg(CLK_50M, CLK_1hz,led,CS_led); input CLK_50M; output reg [2:0]CS_led; output reg [7:0] led; output CLK_1hz; reg [24:0] counter; reg [24:0] counter1; reg [3:0] n; reg Q; assign CLK_1hz=Q; reg Q1; assign CLK_500hz=Q1; always @(posedge CLK_50M) begin if(counter==25000000) begin counter<=0; Q<=~Q; end else counter<=counter+1; end always @(posedge CLK_50M) begin if(counter1==1250000) begin counter1<=0; Q1<=~Q1; end else counter1<=counter1+1; end always @(posedge CLK_1hz) begin if(n==7) n<=0; else n<=n+1; end always @(posedge CLK_1hz) begin case(n) 0:begin led<=8'h06;CS_led=0;end 1:begin led<=8'h5b;CS_led=1;end 2:begin led<=8'h4f;CS_led=2;end 3:begin led<=8'h66;CS_led=3;end 4:begin led<=8'h6d;CS_led=4;end 5:begin led<=8'h7d;CS_led=5;end 6:begin led<=8'h07;CS_led=6;end 7:begin led<=8'h7f;CS_led=7;end default:led<=8'h00; endcase end endmodule |
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