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always @(posedge clk or negedge rst_n)
begin : clk_div_process if (rst_n == 0) begin count <= 2'b00; clk_div12 <= 0; end else begin if (sync_clk == 1) //同步时钟 begin count <= 2'b00; clk_div12 <= 0; end else if (cycle == `c3) begin count[0] <= ~(count[0] | count[1]); // ????? count[1] <= count[0]; //?????? clk_div12 <= count[1]; //????????? end else clk_div12 <= 0; end end //clk_div_process 一直看不懂有问号的三行语句是什么意思,大神能不能指导一下 |
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2个回答
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三个触发器串联,第一个触发器的输入是count0和count1过或非门,输出count0打一拍为count1,再打一拍为clk_div 12。
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仿真一下不就看出来了!
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