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中科院专家谈:5G关键技术——FPGA无线通信软件开发(资料+福利)

2019-10-21 18:30:29  13369 FPGA
2019-10-21 18:30:29   评论 分享淘帖
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2019-10-21 18:38:38 评论

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2019-10-21 18:52:33 1 评论

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  • 卿小小_9e6 2019-11-25 11:36

    问:FPGA怎么把50Hz的信号,倍频到25.6K输出,并跟随50HZ的变化而变化
    答:你这个问题有点不明确。什么型号FPGA?25.6K输出是占空比为50%的方波输出?50Hz信号是什么变化,是幅值、频率、相位?
    01. 倍频。这个功能简单,通过锁相环PLL或者MMCM实现信号倍频(要求输入信号稳定,即频率、相位、幅值稳定)。
    比方说50Hz倍频到100MHz(周期是10ns),然后通过计数器实现1953次进行信号翻转,这样可以近似输出周期为25.6KHz、占空比约为50%的方波。
    02. 跟随50Hz的变化。假如50Hz是频率或者相位变化,那么需要额外提供一组时钟实现“01.倍频”的功能,然后针对50Hz做一个相位检测,达到跟随频率或相位变化的功能。
    03. 感觉你像是计划控制工频电机的转速控制,如果这样的话,外围电路还要提供过压保护和隔离等功能,防止烧毁FPGA或者造成使用触电。

2019-10-21 18:53:32 1 评论

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  • 卿小小_9e6 2019-11-25 11:24

    入门:
    01. 先学简单语法,然后学习仿真。
    02. virtex系列和spartan系列使用ISE开发;ZYNQ系列使用Vivado开发(集成了仿真功能)。
    03. xilinx的开发板其实整体适合入门向提高的进阶过程。能够独立简单仿真之后尝试购买一块zynq开发板(含下载器),具体参考某宝。
    04. 如果只是为了学习Verilog,可以不购买硬件。
    05. 等入门之后再谈如何提高。

2019-10-21 18:54:55 1 评论

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  • 卿小小_9e6 2019-11-25 11:40

    简单原理就是“PWM控制”。在一定频率范围内,输出频率越高,所测输出电平越高;输出占空比越大,所测输出电平越高。

2019-10-21 18:55:40 评论

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2019-10-21 18:57:43 1 评论

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  • 卿小小_9e6 2019-11-25 11:43

    多种方式可以实现。其中一种方式就是将相应引脚设置成inout类型,在默认状态或者一定时间内,输出为1'bz(高阻态)。除非是做特殊接口,否则普通IO口一般不用做高阻态。

2019-10-21 19:08:25 评论

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2019-10-21 19:10:11 评论

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2019-10-21 21:11:28 评论

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2019-10-22 17:36:07 评论

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2019-10-23 10:57:43 评论

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2019-10-24 13:13:11 评论

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2019-10-25 15:35:50 评论

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2019-11-4 09:14:56 评论

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2019-11-4 09:15:44 评论

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