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本帖最后由 小绿叶蝉 于 2016-8-2 16:59 编辑 封装有两个主要目的，一是提供保护，即防止芯片受到外界伤害，包括外部冲击，湿气侵蚀，以及辐射等等。二是提供芯片到基板或者组件到大板的电性连接，通常是通过Wire bond和SMT(BGA，QFN等)来实现的。 
所以一般封装缺陷/不良按来源可以分为两类，芯片相关和连接相关。 芯片相关一般有chip crack，chipout/chipping(崩边), delamination(分层)，surface damage，FAB不良等。
而连接相关的不良一般为Wire性(wire-to-wire short(左右/上下)/pad open/stitch open/wire touch chip/Pad crack/bond short等)，PCB相关(via crack/ball land contamination/stitch contamination/trace short等)，Ball性(double ball, ball missing, ball short等)。通常封装前道的难度较大，所以缺陷或不良较多，而封装后道的难度较小，缺陷或不良相应的也比较少。下图给出了封装缺陷或失效来源的大致比例，根据所做芯片大小，厚度，叠die层数，I/O数量，打线难度等条件变化下图比例也会有所变化。
Wafer在出厂前通常都会进行电测，标注出KGD(Known good die)。为了节约成本，只有KGD才会进入封装流程。而由封装过程产生的不良要如何进行筛选呢？这就要说到Test工程。 封装并贴好球的颗粒一般会经过很多步的测试，有的还会经过Burn-in-board这样的严苛测试，才会被标注为好品出厂。这些测试通常包括，直流测试，低温测试，高温测试，交流测试等。 其中与封装关联最大的就是直流测试，因为它的测试项目都与外部连接有关。直流测试项目一般可以分为以下几类：
其中Function性失效可能与封装直接相关，即外部连接失效引起的读写错误，也可能与封装间接相关，如封装过程中发生ESD事件，导致Junction漏电引起读写错误等。总而言之，直流测试的目的，就是通过判断连接是否合格，来筛选掉由封装引入的不良。 一般直流测试都会按不同的Bin来对REJ进行分类，其分类的原则与上面给出的直流测试项目基本相同。而初级失效分析的工作就是根据直流测试的选别结果，通过外观检查，X-ray(主要看线和球)，C-SAM(主要看分层)，磨样开封，显微观察来判断低收率lot的主要失效模式，通常由技术员来完成。 而高级失效分析通常分两步，首先为eFA，其次为pFA。 eFA通常为非破坏性的，包括I-V Curve测试，Bitmap，失效定位(Thermal/EMMI/OBIRCH)。 pFA通常为破坏性的，包括wire cutting，isolation，decap，cross-section(FIB)，Delayering等。 首先介绍 I-V Curve。在了解Curve之前，先普及一个小知识，即Curve到底测的是什么。请看下图，
现代集成电路里面，Pad外围电路通常都会布置一个ESD防护电路(On-chip ESD protection circuit)，而I-V Curve测试的，就是ESD防护电路里面的二极管单元。个人习惯将短路失效的Curve分为阻性和非阻性两种类型。也有将阻性称为Short，而将非阻性称为Leakage的。通过上图可以看到，由外部连接，包括Metal Line，Bonding wire, PCB substrate, Solder Ball引起的短路不良，一般都是与ESD保护二极管并联的，所以Curve呈阻性，相当于一个电阻与二极管并联。而芯片本身或者内部电路的不良，如ESD Diode烧毁，FAB不良等，都是二极管本身特性被改变，所以Curve呈非阻性。 通过Curve获得失效的信息是进行高级失效分析的第一步，也是决定失效分析是否可以进行以及分析结果是否准确的关键。那么如何判断Curve的准确性呢？一般来说，阻性的Curve比较好判断，而非阻性Curve则很难给出确定答案。这里提供一个简单的判断标准，即直流测试的结果。举例来说，如果REJ是一个Standby Fail，直流测试的条件是Power pin 1.8V，失效电流 5.5mA。测试Power pin与Ground pin之间的Curve，电压从-2V到+2V，增幅0.05V，不管Curve最终形态是阻性还是非阻性的，其在1.8V对应的电流应该是与5.5mA很接近的值或者略低(接触电阻)。如果不是或者差别较大，比如1.8V对应的电流只有20uA，那说明Curve测试的条件与直流测试的条件有差别，这时可以根据直流测试项目来选择增加同时上电的Pin，并反复进行Curve测试，直到对应电压的Curve电流与直流测试失效电流接近为止。更复杂的情况可能需要多个Pin同时加载，才能获得准确的Curve。 在获得了准确的Curve之后，接下来就可以进行Thermal即热定位分析了。热定位，故名思义，是根据缺陷或失效发出的热来达到定位的目的，从而缩小分析的范围。一台好的Thermal失效分析仪可以定位到微米级的缺陷或不良，注意是定位到不是观察到，观察还是要靠高倍显微镜或者扫描电镜。一般而言，只有短路失效(包括short/leakage/standby)才有发热并被捕捉到的可能性。说一句戏言，不怕你短路，就怕你不热。
Thermal其实说简单也简单，因为只要Curve对了，按照Curve的上电模式，一般就可以做出热点。而定位的范围视镜头而论可大可小，大到可以做到板级不良分析，小到可以看清Pad周边的电路，应用十分广泛。但Thermal其实说难也难，比如会有假热点，热点会漂移(真的！)，即偏离了真实失效的位置，以及漏电特别小的情况(漏电流小于100uA)等等。而Thermal对于封装级别失效分析最大的好处就在于它是非破坏性分析，即可以在开封之前获得缺陷或失效的位置。当然，想要获得缺陷或失效的准确位置，需要有相当的经验与技巧。举个例子，通过叠加Marking图面与Bonding图面，根据Top面的热点就可以在开封前准确的知道失效是位于芯片中间还是芯片边缘，甚或于失效是位于Pad附近，还是wire之间，还是PCB Finger附近，注意这些都对应着不同的失效模式。精细的热点分析，极大的缩小了缺陷或失效的可疑范围，也大幅提高了失效分析的效率与准确性。可以这样说，Thermal设备就相当于失效分析工程师的眼睛，而是否拥有thermal设备也是一个封装级别失效分析实验室水平高低的标志。 就着上面提到过的Standby fail，再来说一说Thermal为什么如此重要。对于一颗芯片而言，它有很多个Power pin，任何一个power pin与它旁边的ground pin搭到，都有可能导致Standby fail。更不用说还有PCB Substrate里面对应的Cu trace，还有Solder ball。就单以线性不良来说，都有Wire-to-wire short，可能是并排的两根线，也可能是上下层的两根线，wire touch chip，即线碰到了芯片的边缘，bond short，即金球与金球碰到一起，pad crack，即打线力道过猛，把pad附近电路击碎导致短路，Foreign material，即一个金属异物横在两根线之间，这么多种可能性。诚然，这里面很多不良都可以用X-ray观察到，但对于某些小缺陷比如pad crack，比如ESD damage等不良，X-ray就爱莫能助了。而thermal可以在很短的时间内(1-10min)，就定位到缺陷或失效的位置。thermal的方便快捷以至于有些时候我都懒得去做X-ray，在Thermal找到位置之后直接磨或者Decap即能看到缺陷或不良，还能少受点辐射，呵呵。 封装失效分析案子的难度可以按以下原则来判断， 1. 分析难度：直流测试REJ<高/低温测试REJ<交流测试REJ，量产REJ<可靠性失效REJ 2. 样品数量越多越好分析，越少越难分析，只有一颗样品的时候最难 3. 对于短路失效，失效电流越大越好分析，越小越难分析 4. 对于开路失效，失效电阻越大越好分析，越小越难分析 最后，说点我对FA的看法。首先，作为一个失效分析工程师，应该抓住每一次做分析的机会，下手之前勤加思考，分析完成后保持记录和总结的习惯，不断改进自己的分析手法，干一行，爱一行，FA的路才会越走越宽。其次，FA大部分的精力都在寻找失效现象，通过制样技术，观察技术，定位技术，结合不同的分析设备，最终找到物理失效点。而产线工程师要求的，往往不是失效现象，而是改善的方法。这其中最重要也是最难的一环，就是如何验证失效模式。这个看似额外的工作，大大提高了FA的含金量与重要性，也使FA的工作变得更有意义。
(eFA就聊这么多，下一次想跟大家分享的是pFA的相关内容，包括样品制备，形貌观察，以及成分分析，希望大家能够喜欢。谢谢) 本文作者：一刀，材料学博士。精通各种失效分析技术，具有封装失效分析实验室搭建和管理经验。 作者在工程一线从事失效分析多年，专注于封装级别的失效分析，精通存储芯片的失效分析与工艺改进，尤其对ESD相关的失效现象分析和定位有独到的见解。
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孙小波 发表于 2017-7-18 14:45 孙总暴露我身份啦，哈哈。 没问题的，欢迎转发 |
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